- Muchas notas - Fran Acién

20201015 - VHDL 6 - Análisis de retardos

Combinacional -> depende del tiempo de propagación Secuencial -> Tiene que satisfacer el tiempo de hold y setup. Caracterizado por el máximo tiempo de reloj

$$ T_{c(min)} = T_{cq} + T_{next(max)} + T_{setup} $$

$$ f_{max} = \frac{1}{T_{c(min)}} $$

$$ T_{hold} < T_{cq} + T_{next(min)} \qquad T_{hold} < T_{cq} $$